機器之心報道

編輯：澤南

計算機芯片正式進入三維時代。

3D 堆疊芯片是英特爾挑戰(zhàn)摩爾定律的新方向，它可以將芯片中的邏輯組件堆疊起來，大幅提升 CPU、GPU 及 AI 處理器的密度。在芯片制程工藝接近停滯的今天，或許只有這種方法才能繼續(xù)提高性能。

近日，英特爾在半導(dǎo)體行業(yè)會議 Hot Chips 34 上展示了關(guān)于 3D Foveros 芯片設(shè)計的新細節(jié)，它將用于即將發(fā)布的 Meteor Lake、Arrow Lake 和 Lunar Lake 芯片。

最近有傳言稱，英特爾的 Meteor Lake 將推遲上市，因為英特爾的 GPU tile/chiplet 需要從 TSMC 3nm 節(jié)點切換到 5nm 節(jié)點。盡管英特爾仍未分享有關(guān)它將用于 GPU 的特定節(jié)點的信息，但公司代表表示，GPU 組件的計劃節(jié)點沒有改變，處理器有望在 2023 年按時發(fā)布。

值得注意的是，這一次英特爾將只生產(chǎn)用于構(gòu)建其 Meteor Lake 芯片的四種組件中的一種（CPU 部分）——臺積電將生產(chǎn)另外三種。業(yè)內(nèi)消息人士指出，GPU tile 是 TSMC N5（5nm 制程）。

英特爾分享了 Meteor Lake 處理器的最新圖片，它將使用 Intel 4 進程節(jié)點（7nm 制程），首先投放市場的將是一款移動處理器，具有六個大核跟兩個小核。雖然英特爾尚未證實，但該配置被認為分別是 Redwood Cove 和 Crestmont 架構(gòu)。Meteor Lake 和 Arrow Lake 芯片覆蓋移動和臺式 PC 市場的需求，而 Lunar Lake 將用于輕薄筆記本，覆蓋功率 15W 及以下的市場。

封裝和互連的進步正在迅速改變現(xiàn)代處理器的面貌。兩者現(xiàn)在都與底層工藝節(jié)點技術(shù)一樣重要——并且可以說在某些方面更加重要。

英特爾在本周一的許多披露都集中在其 3D Foveros 封裝技術(shù)上，它將用作面向消費市場的 Meteor Lake、Arrow Lake 和 Lunar Lake 處理器的基礎(chǔ)。這項技術(shù)讓英特爾能把小芯片垂直堆疊在一個具有 Foveros 互連的統(tǒng)一基礎(chǔ)芯片上。英特爾還將 Foveros 用于其 Ponte Vecchio 和 Rialto Bridge GPU 以及 Agilex FPGA，因此它可視為該公司若干下代產(chǎn)品的基礎(chǔ)技術(shù)。

英特爾此前在其小批量的 Lakefield 處理器上把 3D Foveros 推向了市場，但 4 tile 的 Meteor Lake 和近 50 tile 的 Ponte Vecchio 才是該公司首個采用該技術(shù)大批量生產(chǎn)的芯片。在 Arrow Lake 之后，英特爾將過渡到新的 UCIe 互連，從而進入使用標準化接口的小芯片（chiplet）生態(tài)系統(tǒng)。

英特爾透露，它將把四個 Meteor Lake 小芯片（在英特爾的語境稱為「瓦片 / tile」）放置在無源 Foveros 中介層 / 基礎(chǔ) tile 的頂部。小芯片和中介層通過 TSV 連接連在一起，中介層沒有任何邏輯。Meteor Lake 中的基礎(chǔ) tile 與 Lakefield 中的不同，后者某種意義上可視為 SoC。3D Foveros 封裝技術(shù)還支持有源中介層。英特爾表示，它使用低成本和低功耗優(yōu)化的 22FFL 工藝（與 Lakefield 相同）制造 Foveros 中介層。英特爾還為其代工服務(wù)提供了此節(jié)點的更新「Intel 16」變體，但尚不清楚英特爾將使用哪個版本的 Meteor Lake 基礎(chǔ) tile。

英特爾將在此中介層上安裝使用 Intel 4 進程的計算模塊、I/O 塊、SoC 塊和圖形塊（tGPU）。所有這些單元都是英特爾設(shè)計并采用英特爾架構(gòu)，但臺積電將代工其中的 I/O、SoC 和 GPU 塊。這意味著英特爾將只生產(chǎn) CPU 和 Foveros 模塊。

業(yè)內(nèi)人士透漏，I/O die 和 SoC 是在臺積電 N6 制程上制造的，而 tGPU 使用的是臺積電 N5。（值得注意的是，英特爾將 I/O tile 稱為「I/O Expander」，即 IOE）

Foveros 使用 36 微米的凸塊間距（互連密度的關(guān)鍵測量值），這是對 Lakefield 使用的 55 微米間距的改進。Foveros 路線圖上的未來節(jié)點包括 25 和 18 微米間距。英特爾表示，理論上未來甚至可以使用混合鍵合互連（HBI）來達到 1 微米的凸塊間距。

成本一直是 3D 封裝芯片面臨的重要的問題之一，而 Foveros 將是英特爾憑借其領(lǐng)先封裝技術(shù)首次大批量生產(chǎn)。不過英特爾卻表示，采用 3D Foveros 封裝生產(chǎn)的芯片與標準芯片設(shè)計相比具有極強的價格競爭力——在某些情況下甚至可能更便宜。

英特爾將 Foveros 芯片設(shè)計為盡可能低成本，并且仍能實現(xiàn)公司提出的性能目標——它是 Meteor Lake 封裝中最便宜的芯片。英特爾尚未共享 Foveros 互連 / 基礎(chǔ) tile 的速度，但表示這些組件可以在無源配置中在「幾 GHz」上運行（該聲明暗示英特爾已在開發(fā)的中介層存在有源版本）。因此，F(xiàn)overos 不需要設(shè)計者對帶寬或延遲限制妥協(xié)。

英特爾還希望該設(shè)計在性能和成本方面都能很好地擴展，這意味著它可以為其他細分市場提供特化設(shè)計，或高性能版變體。

由于硅芯片工藝接近極限，每個晶體管的先進節(jié)點成本正呈指數(shù)級增長。而為較小的節(jié)點設(shè)計新的 IP 模塊（如 I/O 接口）并不能為投資帶來太多回報。因此，在「足夠好」的現(xiàn)有節(jié)點上重新使用非關(guān)鍵 tile/chiplet 可以節(jié)省時間、成本和開發(fā)資源，更不用說簡化測試過程了。

對于單體芯片，英特爾必須連續(xù)測試不同的芯片元素，例如內(nèi)存或 PCIe 接口，這可能是一個耗時的過程。相比之下，芯片制造商也可以同時測試小芯片以節(jié)省時間。Foveros 在為特定 TDP 范圍設(shè)計芯片方面也具有優(yōu)勢，因為設(shè)計者可以根據(jù)設(shè)計需要定制不同的小芯片。

這些觀點中的大多數(shù)聽起來很熟悉，它們都是 AMD 在 2017 年走上 chiplet 之路的相同因素。AMD 并不是第一個使用基于小芯片的設(shè)計的公司，但它是首先使用這種設(shè)計理念量產(chǎn)現(xiàn)代芯片的大廠，英特爾在這方面似乎來的有點晚。不過，英特爾提出的 3D 封裝技術(shù)遠比 AMD 基于有機中介層的設(shè)計復(fù)雜得多，后者既有優(yōu)點也有缺點。

這種區(qū)別最終將會在芯片成品中體現(xiàn)，英特爾表示新款 3D 堆疊芯片 Meteor Lake 有望在 2023 年推出，Arrow Lake 和 Lunar Lake 將在 2024 年上市。

英特爾還表示，Ponte Vecchio 超級計算機芯片將擁有超過 1000 億個晶體管，這款芯片預(yù)計將成為世界最快超算 Aurora 的核心。